Samsung ha iniziato la produzione in serie di circuiti utilizzando il processo di produzione a 3 nanometri a giugno e ora Samsung ha annunciato di aver iniziato anche le consegne ai clienti per i circuiti a 3 nanometri.
Samsung ha tenuto una cerimonia nella sua fabbrica lunedì per celebrare l’inizio delle consegne. Oltre alla direzione e ai dipendenti Samsung, all’evento ha partecipato, tra gli altri, il ministro del Commercio, dell’Industria e dell’Energia della Corea del Sud, Changyang Lee.
Fondamentalmente, una larghezza della linea più piccola significa una migliore efficienza energetica e consumo energetico e, a sua volta, migliori prestazioni attraverso, tra le altre cose, la possibilità di frequenze di clock più elevate. Allo stesso tempo, la riduzione della larghezza della linea diventa sempre più difficile, richiedendo soluzioni strutturali e produttive ancora più sofisticate.
Samsung è in vantaggio rispetto al rivale TSMC nella distribuzione a 3 nanometri. TSMC sta anche mettendo in uso il proprio processo a 3 nanometri a partire dal 2022. In pratica, tuttavia, i diversi processi non sono necessariamente completamente comparabili in termini di sviluppo tecnico.
Samsung è seconda nel mercato nella produzione a contratto di circuiti, dietro al chiaro leader di mercato TSMC. Secondo la società di ricerca TrendForce, la quota di mercato di TSMC è stata di circa il 54% rispetto al 16% di Samsung.
La produzione a 3 nanometri è iniziata inizialmente presso l’impianto di produzione Samsung di Hwaseong e prevede di espanderlo a Pyeongtaek in futuro.
La larghezza della linea di 3 nanometri di prima generazione di Samsung offre una riduzione del 16% dell’area e un miglioramento delle prestazioni del 23% o un consumo energetico inferiore del 45% rispetto ai suoi chip di processo a 5 nanometri. Nella prossima seconda generazione di 3 nanometri, la riduzione della superficie aumenterà al 35 percento, il miglioramento delle prestazioni aumenterà al 30 percento e il consumo di energia diminuirà fino al 50 percento rispetto al processo a 5 nanometri.
Nel processo a 3 nanometri viene utilizzato nella struttura del transistor il nuovo modello Gate-All-Around (GAA), che ha permesso di ridurre le dimensioni insieme al modello MCBFET utilizzato per la prima volta da Samsung.
Nel 2023 è previsto da Samsung un processo a 3 nanometri di seconda generazione e nel 2025 sarà il turno di passare a 2 nanometri con struttura a transistor MCBFET. Anche l’obiettivo di TSMC per 2 nanometri è nell’anno 2025.
